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    • 专利摘要:
    一種反熔絲控制電路包括一第一電源供應電壓施加單元、一第二電源供應電壓施加單元與一控制單元。該第一電源供應電壓施加單元配置成回應一電力啟動信號以選擇性施加第一電源供應電壓至一輸出節點。該第二電源供應電壓施加單元配置成回應一程序信號以選擇性施加第二電源供應電壓至該輸出節點。該控制單元配置成當該程序信號停止作動時，回應該電力啟動信號以控制在該輸出節點與一反熔絲之間的一連接。
    公开号:TW201322268A
    申请号:TW101103914
    申请日:2012-02-07
    公开日:2013-06-01
    发明作者:Jung-Taek You
    申请人:Hynix Semiconductor Inc；
    IPC主号:G11C17-00
    专利说明:
    反熔絲控制電路
    本發明之具體實施例關於一種半導體積體電路，且更具體而言係指一種用於半導體積體電路的反熔絲控制電路。
    一般而言，在一半導體積體電路中，封裝後使用的一熔絲基本上稱為一反熔絲。其理由在於封裝前的熔絲藉由切割來執行一修復，但封裝後使用的熔絲藉由互接而不是藉由切割來執行一修復。也就是說，該反熔絲為代表封裝前該熔絲的用語。此代表一熔絲在一正常狀態下為電開路，而在當導體之間的一絕緣體由於施加高電壓而斷開時為電短路。
    第1圖為一般的反熔絲控制電路之電路圖。
    在第1圖中，該反熔絲控制電路可配置成包括：一第一反相器IV1，其反相及輸出一電力啟動信號PWRUP；一第一PMOS電晶體P1，其連接在一端子(該端子用於施加外部電源供應電壓Vext)與一第一節點nd1(該第一節點nd1經由該第一PMOS電晶體P1的一閘極接收該第一反相器IV1的一輸出信號)之間。該反熔絲控制電路可亦包括：一第二PMOS電晶體P2，其連接在該端子(該端子用於施加該外部電源供應電壓Vext)與該第一節點nd1之間；且該第二PMOS電晶體P2，可經由其一閘極接收一程序信號PG。該反熔絲控制電路可亦包括：一第三PMOS電晶體P3，其連接在該第一節點nd1與一反熔絲F1之間，且該第三PMOS電晶體P3可經由其一閘極接收接地電壓Vss。又另外，反熔絲控制電路可包括一第三NMOS電晶體N3，其連接在該第一節點nd1與該反熔絲F1之間，以經由其一閘極接收電源供應電壓Vbba，並施加逆向偏壓電壓Vbbf至一主體端子。
    此外，該第一節點nd1的輸出端子與具有一交互耦合結構的第四PMOS電晶體P4與第五PMOS電晶體P5及第一NMOS電晶體N1與第二NMOS電晶體N2一起形成，且包括具有第二反相器IV2與第三反相器IV3的一第一閂鎖單元R1。另外，一第四反相器IV4反相該第一閂鎖單元R1的一輸出，以輸出一輸出信號anti_anz。
    根據該相關技術的反熔絲控制電路之一作業程序將在以下參考第1圖的一程序模式與一般作業模式進行說明。
    首先是該程序模式。當該程序信號PG在一低位準，且該反熔絲F1斷開時，該第二PMOS電晶體P2開啟。此外，當該電力啟動信號PWRUP為一低位準，且該第一PMOS電晶體P1關閉時，使得該第一節點nd1被設定成該外部電源供應電壓Vext的位準。
    在此例中，該逆向偏壓電壓Vbbf的位準設定為-3V或更低，即其為一低逆向閘極偏壓(LVBB,Low back gate bias)。在此，該低逆向閘極偏壓(LVBB)為從一內部電壓產生器所供應的電壓。
    一般來說，當該反熔絲F1的絕緣體在該程序模式作業時斷開，則該反熔絲控制電路在一短路狀態中，其中該反熔絲控制電路的電阻非常小。
    接著為該一般作業模式。在一般作業模式中，該程序信號PG設定成該高位準，使得該第一節點nd1的電壓值由該電力啟動信號PWRUP所定義。在此例中，該逆向偏壓電壓Vbbf設定為該接地電壓Vss的位準。另外，該電源供應電壓Vbba的電壓位準設定為該外部電源供應電壓Vext的位準以開啟該第三NMOS電晶體N3。
    在此例中，當該反熔絲F1未程序化時，該第一節點nd1的高位準由該第一閂鎖單元R1維持，且該輸出信號anti_anz的邏輯位準由該第四反相器IV4設定成該低位準。
    另一方面，當該反熔絲F1程序化時，該逆向偏壓電壓Vbbf的電壓位準成為該接地電壓Vss的位準。在此例中，當該電力啟動信號PWRUP偏移至一低位準時，該第一節點nd1的電壓成為該低位準，因此儲存在該第一閂鎖單元R1中的高位準之信號成為該低位準。所以，該第一閂鎖單元R1的一輸出信號受到該第四反相器IV4反相，因此該輸出信號anti_anz輸出為該高位準。
    但是，當該反熔絲F1為一般作業模式時，該第三PMOS電晶體P3與該第三NMOS電晶體N3隨時都在一開啟狀態，使得該第一節點nd1的電壓隨時供應給該反熔絲F1。當該反熔絲F1未程序化時，即使該第一節點nd1的電壓在該一般作業模式中隨時供應給該反熔絲F1，該反熔絲F1係在一開路狀態以防止電流洩漏或由於電流洩漏造成的故障。但是，當該反熔絲F1程序化時，在該一般作業模式中，該反熔絲F1由於該程序改變而具有一高電阻值，因此發生電流洩漏，且由於電流洩漏導致故障。
    在本發明之一具體實施例中，一反熔絲控制電路包括：一第一電源供應電壓施加單元，其配置成回應一電力啟動信號以選擇性施加第一電源供應電壓至一輸出節點；一第二電源供應電壓施加單元，其配置成回應一程序信號以選擇性施加第二電源供應電壓至該輸出節點；及一控制單元，其配置成當該程序信號停止作動時，回應該電力啟動信號以控制在該輸出節點與一反熔絲之間的一連接。
    以下將透過示例性具體實施例並參考附屬圖式說明根據本發明具體實施例的一反熔絲控制電路。
    第2圖為根據本發明一具體實施例的一反熔絲控制電路之電路圖。
    請參考第2圖，本發明一具體實施例的反熔絲控制電路可配置成包括一第一電源供應電壓施加單元100、一第二電源供應電壓施加單元200、一反熔絲F2、一第二閂鎖單元R2與一控制器300。該第一電源供應電壓施加單元100可回應一電力啟動信號PWRUP以輸出外部電源供應電壓Vext至一第二節點nd2。該第二電源供應電壓施加單元200可回應一程序信號PG以輸出外部電源供應電壓Vext至一第二節點nd2。該反熔絲F2可連接在該第二節點nd2與逆向偏壓電壓Vbbf之間。該第二閂鎖單元R2可接收該第二節點nd2的一輸出信號以產生一輸出信號anti_anz。另外，控制器300可回應該電力啟動信號PWRUP與該程序信號PG以控制在該第二節點nd2與該反熔絲之間的一連接。
    該第一電源供應電壓施加單元100可配置成包括：一第五反相器IV5，其反相及輸出該電力啟動信號PWRUP；及一第六PMOS電晶體P6，其連接在一外部電源供應電壓Vext施加端子與該第二節點nd2之間，以經由其一閘極接收該第五反相器IV5的一輸出信號。
    該第二電源供應電壓施加單元200可配置成包括一第七PMOS電晶體P7，其連接在該外部電源供應電壓Vext施加端子與該第二節點之間，使得該第七PMOS電晶體P7經由其一閘極接收該程序信號PG。
    該第二閂鎖單元R2可配置成包括：一第五NMOS電晶體N5，其連接在一第三節點nd3與接地電壓Vss之間，以經由其一閘極接收該第二節點nd2的輸出信號；一第六NMOS電晶體N6，其連接在一第四節點nd4與接地電壓Vss之間，以接收一第五節點nd5的一輸出信號；一第九PMOS電晶體P9，其連接在該外部電源供應電壓Vext施加端子與該第三節點nd3之間，使得該第九PMOS電晶體經由其一閘極接收一第四節點nd4的一輸出信號；一第十PMOS電晶體P10，其連接在該外部電源供應電壓Vext施加端子與該第四節點nd4之間，使得該第十PMOS電晶體P10經由其一閘極接收該第三節點nd3的一輸出信號；一第七反相器IV7，其反相該第二節點nd2的輸出信號且輸出一反相輸出信號至該第五節點nd5；一第八反相器IV8，其反相該第五節點nd5的輸出信號且輸出一反相輸出信號至該第二節點nd2；及一第九反相器IV9，其反相該第四節點nd4的輸出信號且輸出該輸出信號anti_anz。
    該控制器300可配置成包括：一熔絲感測致能信號產生器310，其回應該電力啟動信號PWRUP與該程序信號PG以產生一熔絲感測致能信號FSEN；及一開關單元320，其回應該熔絲感測致能信號FSEN以控制供應至該反熔絲F2的第二節點nd2之輸出。
    該開關單元320可配置成包括：一第六反相器IV6，其反相且輸出該熔絲感測致能信號FSEN；一第八PMOS電晶體P8，其連接在該第二節點nd2與該反熔絲F2之間，以經由其一閘極接收該第六反相器IV6的輸出信號；及一第四NMOS電晶體N4，其連接在該第二節點nd2與該反熔絲F2之間，以接收該熔絲感測致能信號FSEN。
    當該程序信號PG在該程式模式時，該邏輯位準轉換成該低位準，而當該程序信號PG在該一般作業模式時，該邏輯位準轉換成該高位準。
    也就是說，該程序信號PG在該程式模式中作動，而在該一般作業模式中停止作動。
    當該電力啟動信號PWRUP在該電力啟動狀態時，該邏輯位準轉換成該高位準，而當完成該電力啟動信號PWRUP時，該邏輯位準轉換至該低位準。
    也就是說，該電力啟動信號PWRUP在該電力啟動狀態的狀態中作動，而在當該電力啟動完成時作動。
    該反熔絲控制電路的作業將參考第2圖說明。
    首先是該程式模式。當一反熔絲F2斷開時，該程序信號PG與該電力啟動信號PWRUP的邏輯位準轉換成該低位準。
    因此，接收該低位準電力啟動信號PWRUP的一第一電源供應電壓施加單元100未被驅動，而接收該低位準程序信號PG的第二電源供應電壓施加單元200被驅動。
    在此例中，該第二節點nd2的電壓位準等於施加至第二電源供應電壓施加單元200之外部電源供應電壓Vext的位準。
    此外，該熔絲感測致能信號產生器310在當該程序信號PG的邏輯位準轉換成該低位準時，輸出該高位準的熔絲感測致能信號FSEN。
    該開關單元320接收該高位準的熔絲感測致能信號FSEN，並供應該第二節點nd2的電壓至該反熔絲F2。
    在此例中，該逆向偏壓電壓Vbbf的位準設定成-3V或更低，即其為低逆向閘極偏壓(LVBB)。在此，該LVBB為自該內部電壓產生器供應的電壓。
    在該程式模式作業期間，當該反熔絲F2的一絕緣體由於該第二節點nd2與該逆向偏壓電壓Vbbf之間的電壓差而斷開時，該反熔絲F2即在具有非常小電阻值的一短路狀態。
    同時，在該一般作業模式中，該程序信號PG的邏輯位準維持該高位準，而該第二節點nd2的電壓值由該電力啟動信號PWRUP所定義。在此例中，該逆向偏壓電壓Vbbf的位準設定成該接地電壓Vss的位準。
    當該反熔絲F2未程序化時，該反熔絲控制電路的作業將說明如下。
    首先，當一半導體積體電路在該電力啟動狀態時，該電力啟動信號PWRUP的邏輯位準轉換成該高位準。
    當該高位準的電力啟動信號PWRUP輸入至第一電源供應電壓施加單元100時，該第二節點nd2的電壓成為該外部電源供應電壓Vext的位準。該第二閂鎖單元R2接收該第二節點nd2的輸出以輸出該低位準的輸出信號anti_anz。
    接著，當完成該半導體積體電路的電力啟動時，該電力啟動信號PWRUP的邏輯位準偏移至該低位準。當該低位準的電力啟動信號PWRUP輸入至該第一電源供應電壓施加單元100時，該外部電源供應電壓Vext並未施加至該第二節點nd2上。但是，該反熔絲F2在該開路狀態，因此該第二閂鎖單元R2回應該高位準的電力啟動信號PWRUP，藉以允許該第一電源供應電壓施加單元100維持該外部電源供應電壓Vext輸出至該第二節點nd2，並輸出該低位準的輸出信號anti_anz。
    另一方面，當該反熔絲F2程序化時，該反熔絲控制電路的作業將說明如下。
    首先，當一半導體積體電路在該電力開啟啟動狀態時，該電力啟動信號PWRUP的邏輯位準轉換成該高位準。
    該熔絲感測致能信號產生器310回應該高位準的電力啟動信號PWRUP與該高位準的程序信號PG以輸出該低位準的熔絲感測致能信號FSEN。
    該開關單元320回應該低位準的熔絲感測致能信號FSEN以阻斷該第二節點nd2的電壓供應給反熔絲F2。
    該第一電源供應電壓施加單元100回應該高位準的電力啟動信號PWRUP以輸出該外部電源供應電壓Vext至該第二節點nd2。該第二閂鎖單元R2接收來自該第二節點nd2的外部電源供應電壓Vext之位準的輸出以輸出該低位準的輸出信號anti_anz。
    接著，當完成該半導體積體電路的電力啟動時，該電力啟動信號PWRUP的邏輯位準偏移至該低位準。
    該熔絲感測致能信號產生器310接收該低位準的電力啟動信號PWRUP與該高位準的程序信號PG以於一段預定長度時間內產生具有一高位準的熔絲感測致能信號FSEN。
    該開關單元320於該段預定長度時間內接收具有該高位準期間之熔絲感測致能信號FSEN，且回應該熔絲感測致能信號FSEN以於該段預定長度時間內連接在該第二節點nd2與該反熔絲F2之間。
    在此例中，一電流路徑在該第二節點nd2與該反熔絲F2之間形成。當該電力啟動信號PWRUP轉換成該高位準時，儲存在該第二閂鎖單元R2中的外部電源供應電壓Vext供應給該反熔絲，且該第二節點nd2的電壓位準為低。因此，當經過充份時間時，該第二節點nd2的邏輯位準轉換成該低位準。該第二閂鎖單元R2接收該第二節點nd2的輸出以輸出該高位準的輸出信號anti_anz。
    第3圖示例第2圖所示的熔絲感測致能信號產生器310。
    請參考第3圖，該熔絲感測致能信號產生器310可配置成包括一第十反相器IV10，其反相及輸出該電力啟動信號PWRUP。該熔絲感測致能產生器310亦可包括一第一延遲元件D1，該第一延遲元件D1延遲該第十反相器IV10的輸出一預定長度時間。又另外，該熔絲感測致能產生器310可包括一第一NOR閘NR1，其對該第一延遲元件D1、該電力開啟信號PWRUP及該第一延遲元件D1的輸出信號進行邏輯運算以產生一設定信號SET。該熔絲感測致能信號產生器310可更包括一第二延遲元件D2，該第二延遲元件D2延遲該設定信號SET一預定長度時間後以輸出一重置信號RST。該熔絲感測致能信號產生器310可亦包括一第三閂鎖單元R3，其接收該設定信號SET與該重置信號RST及對該設定信號SET與該重置信號RST進行邏輯運算以產生該第六節點nd6的一輸出信號。最後，該熔絲感測致能信號產生器310可包括一第一NAND閘ND1，其對該第六節點nd6的輸出信號與該程序信號PG進行邏輯運算以產生該熔絲感測致能信號FSEN。
    該第三閂鎖單元R3可配置成包括：一第二NOR閘NR2及一第三NOR閘NR3，該第二NOR閘NR2對該設定信號SET與該第三NOR閘NR3的輸出信號進行邏輯運算，該第三NOR閘NR3對該重置信號RST與該第二NOR閘NR2的輸出信號進行邏輯運算。
    第4圖為該熔絲感測致能信號FSEN的時序圖。
    根據本發明一具體實施例的關於該熔絲感測致能信號FSEN之一作業時序與該反熔絲控制電路之一作業將參考第2圖至第4圖說明如下。
    首先，將說明該程式模式的案例。請參考第3圖，在該程式模式的案例中，該第一NAND閘ND1接收該低位準的程序信號PG，而不管該第六節點nd6的輸出，使得該第一NAND閘ND1產生該高位準的熔絲感測致能信號FSEN。
    該開關單元320接收該高位準的熔絲感測致能信號FSEN，並供應該第二節點nd2的電壓至該反熔絲F2。
    接著，當該反熔絲F2未程序化時的一般作業模式案例將說明如下。
    在此，當該反熔絲F2未程序化時，該第一電源供應電壓施加單元100根據該電力啟動信號PWRUP決定該第二節點nd2的電壓位準。
    在此例中，在該反熔絲F2開路的狀態中，該第二節點nd2的電壓不受該反熔絲F2影響。
    但是，即使該反熔絲F2在該開路狀態，該熔絲感測致能信號產生器310產生該熔絲感測致能信號FSEN。
    更具體而言，在該電力啟動狀態下的作業將參考第3圖與第4圖說明如下。
    在該電力啟動狀態中，該電力啟動信號PWRUP轉換成該高位準。當在該電力啟動信號PWRUP成為該高位準時，該熔絲感測致能信號產生器310在一段時間內產生該低位準的設定信號SET與該低位準的重置信號RST。該第三閂鎖單元R3接收該低位準的設定信號SET與重置信號RST以產生該第六節點nd6的輸出信號。該第一NAND閘ND1接收該第六節點nd6的輸出信號與該高位準的程序信號PG以產生該低位準的熔絲感測致能信號FSEN。
    在此例中，該反熔絲控制電路的一作業將參考第2圖說明。當該高位準的電力啟動信號PWRUP輸入至該第一電源供應電壓施加單元100，該第二節點nd2的電壓成為該外部電源供應電壓Vext的位準。該第二閂鎖單元R2接收來自該第二節點nd2的輸出以輸出該低位準的輸出信號anti_anz。
    在此例中，該開關單元320連接在該第二節點nd2與該反熔絲F2之間以阻斷該第二節點nd2的電壓供應至該反熔絲F2。
    在該電力啟動完成的狀態下，該作業將參考第3圖與第4圖說明如下。
    當完成該電力啟動時，該電力啟動信號PWRUP偏移至該低位準。當該電力啟動信號PWRUP偏移至該低位準時，該熔絲感測致能信號產生器310在一段期間內產生具有該高位準的設定信號SET，其中該段期間與該第一延遲元件D1的延遲時間長度相同。此外，該熔絲感測致能信號產生器310偏移該設定信號SET至該高位準，並在一段期間內產生具有該高位準的重置信號RST，其中該段期間與該第一延遲元件D1的延遲時間長度相同，但具有該高位準的重置信號RST在該預定長度時間之後產生，其中該預定長度時間係對應該第二延遲元件D2的延長時間。在此例中，該熔絲感測致能信號產生器310在一段時間內產生具有該高位準之熔絲感測致能信號FSEN，其中該段期間與該第二延遲元件D2的延遲時間長度相同，即該延遲時間長度係從當該設定信號SET偏移至該高位準的時間至當該重置信號RST偏移至該高位準的時間。
    在此例中，該反熔絲控制電路的作業將參考第2圖說明。連接在該第二節點nd2與該反熔絲F2之間的開關單元320連接該第二節點nd2與該反熔絲F2。但是，該反熔絲F2是在該開路狀態，因此該電流路徑並未在該第二節點nd2與該反熔絲F2之間形成。
    當該低位準的電力啟動信號PWRUP輸入至該第一電源供應電壓施加單元100時，該外部電源供應電壓Vext未施加至該第二節點nd2上。但是，在該電力啟動信號PWRUP偏移至該低位準之前，該第二閂鎖單元R2允許該第一電源供應電壓施加單元100於該第二節點nd2處維持該外部電源供應電壓Vext輸出至該第二節點nd2。因此，該第二閂鎖單元R2輸出該低位準的輸出信號anti_anz。
    接著，當該反熔絲F2程序化時的一般作業模式的案例將說明如下。
    首先，在該電力啟動狀態下的作業將參考第3圖與第4圖說明如下。
    在該半導體積體電路的電力啟動狀態中，該電力啟動信號PWRUP轉換成該高位準。當該電力啟動信號PWRUP成為該高位準時，該熔絲感測致能信號產生器310在一段時間內產生該低位準的設定信號SET與該低位準的重置信號RST。該第三閂鎖單元R3接收該低位準的設定信號SET與重置信號RST以產生該第六節點nd6的輸出信號。該第一NAND閘ND1接收該第六節點nd6的輸出信號與該高位準的程序信號PG以產生該低位準的熔絲感測致能信號FSEN。
    在此例中，該反熔絲控制電路的作業將參考第2圖說明。
    接收該高位準的電力啟動信號PWRUP之第一電源供應電壓施加單元100輸出該外部電源供應電壓Vext至該第二節點nd2。
    但是，連接在該第二節點nd2與該反熔絲F2之間的開關單元320接收該低位準的熔絲感測致能信號FSEN以阻斷在該第二節點nd2與該反熔絲F2之間的電流路徑。
    該第二閂鎖單元R2經由該第二節點nd2接收來自該第一電源供應電壓施加單元100的外部電源供應電壓Vext以輸出該低位準的輸出信號anti_anz。
    在完成該電力啟動的狀態下之作業將參考第3圖與第4圖說明如下。
    當完成該半導體積體電路的電力啟動狀態時，該電力啟動信號PWRUP偏移至該低位準。當該電力啟動信號PWRUP偏移至該低位準時，該熔絲感測致能信號產生器310在一段時間內產生具有該高位準的設定信號SET，其中該段時間具有與該第一延遲元件D1的延遲時間長度相同之時間長度。此外，該熔絲感測致能信號產生器310偏移該設定信號SET至該高位準，及在一段時間內產生具有該高位準的重置信號RST，其中該段時間具有與該第一延遲元件D1的延遲時間長度相同之時間長度。在經過對應該第二延遲元件D2的延遲時間長度之預定時間長度之後，該重置信號RST轉換成該高位準。在此例中，該熔絲感測致能信號產生器310在一段時間內產生具有該高位準的熔絲感測致能信號FSEN，其中該段時間與該第二延遲元件D2的延遲時間長度相同長度，即該延遲長度係從當該設定信號SET偏移至該高位準的時間至當該重置信號RST偏移至該高位準的時間。
    因此，在該反熔絲F2程序化的狀態下之一般作業模式的案例中，當完成該半導體積體電路的電力啟動，且執行該偏移至該低位準時，即在一段期間內產生具有高位準之熔絲感測致能信號FSEN，其中該段期間與該第二延遲元件D2的延遲時間長度相同。
    連接在該第二節點nd2與該反熔絲F2之間的開關單元320在與該第二延遲元件D2的延遲時間長度之相同時間長度接收具有該高位準的熔絲感測致能信號FSEN以於該該預定時間長度在該第二節點nd2與該反熔絲F2之間形成電流路徑。該第二節點nd2的電壓位準由該電流路徑降低，其中該電流路徑係來自該第二閂鎖單元R2維持的外部電源供應電壓Vext之位準。在經過該段預定長度的時間之後，當該熔絲感測致能信號FSEN轉換成該低位準時，便阻斷在該第二節點nd2與該反熔絲F2之間的電流路徑。
    當該第二節點nd2的電壓位準降低，且因此成為該邏輯低位準時，該第二閂鎖單元R2輸出該高位準的輸出信號anti_anz。
    雖然以上已說明某些具體實施例，但本技術專業人士將可瞭解到所述的具體實施例僅做為示例。因此，此處所述的裝置並不受限於所述的具體實施例。而是此處所述的裝置必須僅受限於配合以上說明及附屬圖式所依據的申請專利範圍。
    100．．．第一電源供應電壓施加單元
    200．．．第二電源供應電壓施加單元
    300．．．控制器
    310．．．熔絲感測致能信號產生器
    320．．．開關單元
    anti_anz．．．輸出信號
    D1．．．第一延遲元件
    D2．．．第二延遲元件
    F1．．．反熔絲
    F2．．．反熔絲
    FSEN．．．熔絲感測致能信號
    IV1．．．第一反相器
    IV2．．．第二反相器
    IV3．．．第三反相器
    IV4．．．第四反相器
    IV5．．．第五反相器
    IV6．．．第六反相器
    IV7．．．第七反相器
    IV8．．．第八反相器
    IV9．．．第九反相器
    IV10．．．第十反相器
    N1．．．第一NMOS電晶體
    N2．．．第二NMOS電晶體
    N3．．．第三NMOS電晶體
    N4．．．第四NMOS電晶體
    N5．．．第五NMOS電晶體
    N6．．．第六NMOS電晶體
    ND1．．．第一NAND閘
    nd1．．．第一節點
    nd2．．．第二節點
    nd3．．．第三節點
    nd4．．．第四節點
    nd5．．．第五節點
    nd6．．．第六節點
    NR1．．．第一NOR閘
    NR2．．．第二NOR閘
    NR3．．．第三NOR閘
    P1．．．第一PMOS電晶體
    P2．．．第二PMOS電晶體
    P3．．．第三PMOS電晶體
    P4．．．第四PMOS電晶體
    P5．．．第五PMOS電晶體
    P6．．．第六PMOS電晶體
    P7．．．第七PMOS電晶體
    P8．．．第八PMOS電晶體
    P9．．．第九PMOS電晶體
    P10．．．第十PMOS電晶體
    PG．．．程序信號
    PWRUP．．．電力啟動信號
    R1．．．第一閂鎖單元
    R2．．．第二閂鎖單元
    R3．．．第三閂鎖單元
    RST．．．重置信號
    Vbba．．．電源供應電壓
    Vbbf．．．逆向偏壓電壓
    Vext．．．外部電源供應電壓
    Vss．．．接地電壓
    SET．．．設定信號
    特徵、態樣及具體實施例配合該等附屬圖式說明，其中：
    第1圖為一先前技術的反熔絲控制電路之電路圖。
    第2圖為根據本發明一具體實施例的一反熔絲控制電路之電路圖。
    第3圖為第2圖所示的一熔絲感測致能信號產生器之電路圖。
    第4圖為第3圖所示的熔絲感測致能信號之時序圖。
    100．．．第一電源供應電壓施加單元
    200．．．第二電源供應電壓施加單元
    300．．．控制器
    310．．．熔絲感測致能信號產生器
    320．．．開關單元
    anti_anz．．．輸出信號
    F2．．．反熔絲
    FSEN．．．熔絲感測致能信號
    IV5．．．第五反相器
    IV6．．．第六反相器
    IV7．．．第七反相器
    IV8．．．第八反相器
    IV9．．．第九反相器
    N4．．．第四NMOS電晶體
    N5．．．第五NMOS電晶體
    N6．．．第六NMOS電晶體
    nd2．．．第二節點
    nd3．．．第三節點
    nd4．．．第四節點
    nd5．．．第五節點
    P6．．．第六PMOS電晶體
    P7．．．第七PMOS電晶體
    P8．．．第八PMOS電晶體
    P9．．．第九PMOS電晶體
    P10．．．第十PMOS電晶體
    PG．．．程序信號
    PWRUP．．．電力啟動信號
    R2．．．第二閂鎖單元
    Vbbf．．．逆向偏壓電壓
    Vext．．．外部電源供應電壓
    Vss．．．接地電壓
    权利要求:
    Claims (11)
    [1] 一種反熔絲控制電路，其包括：一第一電源供應電壓施加單元，其配置成回應一電力啟動信號以選擇性施加第一電源供應電壓至一輸出節點；一第二電源供應電壓施加單元，其配置成回應一程序信號以選擇性施加第二電源供應電壓至該輸出節點；及一控制單元，其配置成當該程序信號停止作動時，回應該電力啟動信號以控制在該輸出節點與一反熔絲之間的一連接。
    [2] 如申請專利範圍第1項所述之反熔絲控制電路，更包括一閂鎖單元，其配置成閂鎖及輸出該輸出節點之一輸出信號。
    [3] 如申請專利範圍第1項所述之反熔絲控制電路，其中當該程序信號作動時，該控制單元施加該第二電源供應電壓至該反熔絲。
    [4] 如申請專利範圍第1項所述之反熔絲控制電路，其中當該程序信號停止作動時，該控制單元回應該電力啟動信號以施加該第一電源供應電壓至該反熔絲。
    [5] 如申請專利範圍第4項所述之反熔絲控制電路，其中當該電力啟動信號作動時，該控制單元阻斷該第一電源電壓施加至該反熔絲。
    [6] 如申請專利範圍第4項所述之反熔絲控制電路，其中當該電力啟動信號停止作動時，該控制單元於從該停止作動時間的一段預定長度時間內施加該第一電源供應電壓至該反熔絲。
    [7] 如申請專利範圍第1項所述之反熔絲控制電路，其中該控制單元包括：一熔絲感測致能信號產生器，其回應該電力啟動信號與該程序信號以產生控制在該輸出節點與該反熔絲之間的一連接之一熔絲感測致能信號；及一開關單元，其回應該熔絲感測致能信號以選擇性連接該輸出節點與該反熔絲。
    [8] 如申請專利範圍第7項所述之反熔絲控制電路，其中該熔絲感測致能信號產生器包括：一反相器，其反相及輸出該電力啟動信號；一第一延遲元件，其延遲一段預定長度時間及輸出該反相器的輸出信號；一NOR閘，其對該電力啟動信號與該第一延遲元件的一輸出信號進行邏輯運算；一第二延遲元件，其延遲一段預定長度時間及輸出該NOR閘的輸出信號；一閂鎖器，其閂鎖該NOR閘的輸出信號與該第二延遲元件的輸出信號；及一NAND閘，其對該閂鎖器的輸出信號與該程序信號進行邏輯運算以產生該熔絲感測致能信號。
    [9] 如申請專利範圍第7項所述之反熔絲控制電路，其中該開關單元包括：一反相器，其反相及輸出該熔絲感測致能信號；一PMOS電晶體，其連接在該輸出節點與該反熔絲之間以接收該反相器的輸出信號；及一NMOS電晶體，其連接在該輸出節點與該反熔絲之間以接收該熔絲感測致能信號。
    [10] 如申請專利範圍第1項所述之反熔絲控制電路，其中該第一電源供應電壓施加單元包括：一反相器，其反相及輸出該電力啟動信號；及一第一PMOS電晶體，其經由其一閘極接收該反相器的輸出信號，並選擇性地施加該第一電源供應電壓至該輸出節點。
    [11] 如申請專利範圍第1項所述之反熔絲控制電路，其中該第二電源供應電壓施加單元包括一第一PMOS電晶體，該第一PMOS電晶體經由其一閘極接收該程序信號，及選擇性施加該第二電源供應電壓至該輸出節點。
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    公开号 | 公开日
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    CN103137206B|2017-05-17|
    TWI541813B|2016-07-11|
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    法律状态:
    2019-04-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
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    申请号 | 申请日 | 专利标题
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